华为何庭波发布 V2 版“韬定律”论文
7月3日，华为半导体负责人何庭波在ChinaXiv平台发布《面向多层级电子系统的时间缩微理论》V2版论文，距离5月25日V1版发布仅过去一个多月。我看了下，V2不是修修补补，是直接把芯片设计的战场从“几何缩微”切换到“时间缩微”，摩尔定律失效了，尺寸缩小不再压降成本，何庭波的回应是：不再死磕把晶体管做小，而是以时间常数τ（信号传输延迟）为统一优化目标，从晶体管到系统，横跨十二个数量级同时压缩时延。论文核心工程概念是LogicFolding（逻辑折叠），把数字、模拟和存储电路分区堆叠到垂直有源层，在固定工艺节点上实现55%的晶体管密度跃升和41%的能效提升，关键路径布线长度缩短30%，工作电压从1.1V降到0.9V。最硬的数据是未来四代麒麟路线图首次曝光，2026和2027已经完成流片，主频从2026年的3.1GHz逐年提升到2029年的4GHz。
发布于 广东
1
评论
赞
未登录
友善发言
评论
加载中
